Anti-DDoS & FPGA Add-on Splunk: Thiết kế module Arbiter và module Header Parser & đánh giá kết quả.
Báo cáo kết quả thực hiện đề tài Anti-DDoS & FPGA Add-on Splunk – Hạng mục: Thiết kế module Arbiter và module Header Parser & đánh giá kết quả trên board ZCU102:
1. Mô hình kiến trúc và chức năng module Arbiter và module Header Parser.
2. Sơ đồ thiết kế tích hợp hệ thống Vivado IP Core (module Arbiter & Header Parser) với 2 port AXI Ethernet 10Gb.
3. Trình bày kiến trúc, thiết kế và FSM mô tả hoạt động của module Arbiter – 2 Port.
4. Đánh giá mô phỏng chức năng RoundRobin luoonngf dữ liệu AXI4-Stream của module Arbiter.
5. Trình bày thiết kế và FSM phân loại, trích xuất gói IPv4 – IPv6 của module Header Parser.
6. Đánh giá mô phỏng chức năng trích xuất riêng gói tin IPv4, IPv6 và cả IPv4 – IPv6 của module Header Parser.
7. Trình bày giao diện hiển thị thông tin đã được trích xuất tại module Header Parser cho chức năng Anti-DDoS & FPGA Add-on Spunk.
8. Demo hệ thống kiểm thử chức năng trích xuất cả gói tin IPv4 và gói tin IPv6 của module Arbiter & Header Parser trên board ZCU102.
ipv4
